?寄存器传送级合成

[中文适用范围]： 该标准定义了一组用于编写用于综合的 Verilog HDL 描述的建模规则。遵守这些规则可保证符合该标准的寄存器传输级综合工具之间的 Verilog HDL 描述的互操作性。该标准定义了如何使用 Verilog HDL 的语义，例如描述电平和边缘敏感逻辑。它还描述了语言的语法，参考互操作性应支持的内容和不支持的内容。使用该标准将增强基于 Verilog-HDL 的设计在符合该标准的综合工具中的可移植性。此外，它将最大限度地减少 RTL 模型和综合网表之间可能发生的功能不匹配的可能性。 [外文原描述]： Defines a set of modeling rules for writing Verilog® HDL descriptions for synthesis. Adherence to these rules guarantees the interoperability of Verilog HDL descriptions between register-transfer level synthesis tools that comply to this standard. The standard de.nes how the semantics of Verilog HDL are used, for example, to describe level- and edge-sensitive logic. It also describes the syntax of the language with reference to what shall be supported and what shall not be supported for interoperability.