系统级硬件描述语言.统一硬件设计,规范和鉴定语言

[中文适用范围]： 该 SystemVerilog 标准 (IEEE Std 1800) 是一种统一硬件设计@规范@和验证语言。 IEEE Std 1364TM-2005 Verilog 是一种设计语言。这两个标准均于 2005 年 11 月获得 IEEE-SASB 批准。该标准对 IEEE 1364 Verilog 和 IEEE 1800 SystemVerilog 标准进行了新修订@其中包括勘误表修复和解决方案@增强@增强断言语言@合并 Verilog 语言参考手册 (LRM) ) 和 SystemVerilog 1800 LRM 与 Verilog-AMS@ 集成到单个 LRM@ 中，并确保与 SystemC 和 VHDL 等其他语言的互操作性。目的 该项目的目的是为 EDA@ 半导体@ 和系统设计社区提供可靠且定义明确的 IEEE 统一硬件设计@ 规范和验证标准语言@，同时解决勘误表并开发对当前 IEEE 1800 SystemVerilog 标准的增强功能。该语言旨在共存@可互操作@可能合并@并增强设计人员目前使用的硬件描述语言。 [外文原描述]： IEC 62530:2011(E) Provides a unified Hardware Design, Specification, and Verification language. IEEE Std 1364TM-2005 Verilog is a design language. Both standards were approved by the IEEE-SASB in November 2005. This standard creates new revisions of the IEEE 1364 Verilog and IEEE 1800 SystemVerilog standards, which include errata fixes and resolutions, enhancements, enhanced assertion language, merger of Verilog Language Reference Manual (LRM) and SystemVerilog 1800 LRM into a single LRM, integration with Verilog-AMS, and ensures interoperability with other languages such as SystemC and VHDL. This publication has the status of a double logo IEEE/IEC standard.