设计自动化主题文档 设计语言鸟瞰图 (BVDL)（1.0 版

[中文适用范围]： BVDL最初的目标是充分利用JEITA中技术专家和管理者对EDA标准化活动的规划和决策。有助于理解各种设计语言，展示其定位和特点。它还为 EDA 标准社区的新手和/或作为 EDA 设计生态系统的用户的设计人员提供了每种设计语言的简单概述。特别是对于旨在直接加入设计语言开发并投票标准化的设计语言开发人员来说，它提供了检查相似语言之间重复的指标@一致性，以开发设计生态系统和设计语言的未来挑战。 EDA 标准提供了一种机制来定义电子设计生态系统在图 1 所示的各种设计工具中的通用语义。最先进的标准分为硬件描述语言@硬件验证语言@电子系统级设计语言@库格式@设计约束格式@与制造和测试的接口格式@设计数据交换格式@数据模型和应用程序接口（API）@等等。因此它们一般被称为狭义的标准设计语言。半导体行业一直面临着新的设计复杂性障碍，并且今天正面临着硅工艺技术@系统技术@高门数和嵌入式软件整合方面的产品功能融合所带来的前所未有的复杂性。这种新的设计复杂性需要集成的 EDA 解决方案，同时也会影响设计生态系统和标准设计语言。因此需要开发新的设计语言或对现有设计语言进行新功能增强。结果，数十种设计语言@可能被分为法律上的标准语言@事实上的标准语言@论坛标准语言和某些社区中使用的通用语言@被开发@增强或实际用于工业界@学术界和社区-宽的。该技术报告描述了现有设计语言@以及属于片上系统（SoC）定义的设计流程的增强和新开发的设计语言的功能，范围包括系统级设计@SoC设计实现和验证@IP块创建和模拟模块设计直至制造的接口数据准备。尽管电子设计自动化的发展速度惊人，但这些简化的设计流程可能不会过时，并且对于非 EDA 专家来说似乎更容易理解。 [外文原描述]： IEC/TR 62856:2013 describes features for existing design languages, as well as for enhancing and newly developing design languages belonging to the defined design processes of System on a chip (SoC) which ranges from system level design, SoC design implementation and verification, IP block creation and analog block design down to interface data preparation for manufacturing. Thirty-three design languages have been chosen and each feature of their latest version as of March 2011 is reflected in this report: UML, Esterel, Rosetta, SystemC, SystemC-AMS, IBIS, CITI, TouchStone, BSDL, System Verilog, VHDL, Verilog HDL, UPF, CPF, e language, PSL, FSDB, SDC, DEF, Open Access, SDF, GDS II, OASIS, STIL, WGL, Verilog-A, Verilog-AMS, SPICE, VHDL-AMS, LEF, Liberty, CDL and IP-XACT.